创意电子推出台积电 N2P 工艺 HBM4E IP，16Gbps 速率获客户 AI ASIC 采用

一句话结论

创意电子基于台积电 N2P 制程的 HBM4E IP 完成定案并获采用，支撑 AI 芯片 16Gbps 高速接口需求。

关键要点

• 创意电子 (GUC) 推出采用台积电 2nm 工艺 N2P 的 HBM4E 物理层 (PHY) 与控制器 IP，已于 2024 年 9 月 22 日宣布完成设计定案，并被客户 AI ASIC 采用。
• 该 HBM4E IP 支持 16Gbps 数据传输速率，并在功耗与芯片面积指标上实现优化表现。
• 设计针对信号完整性与电源完整性进行优化，支持 CoWoS-S、CoWoS-R 与 CoWoS-L 等台积电先进封装技术。
• 为适配 3D SoIC 架构，创意电子同步推出针对台积电 SoIC-X 技术设计的 face-up 版本 HBM4E IP，内置 TSV（硅通孔）结构以实现垂直方向信号与电源传输。
• TSV 集成方案为 3D 整合架构提供完整连接路径，满足高阶 3D 堆叠封装对垂直互连的要求。

背景与事实

芯片设计服务与 IP 授权企业创意电子（GUC）于 2024 年 9 月 22 日正式宣布，其面向下一代高带宽内存 HBM4E 的物理层（PHY）与控制器（Controller）IP 已完成设计定案（Design Freeze），并获得客户 AI ASIC 的实际采用。该 IP 基于台积电 2 纳米制程技术 N2P 开发，标志着 HBM4E 技术节点在先进制程上的实质性落地。HBM4E 作为 HBM4 的演进版本，其速率需求已显著提升，本次发布的 IP 核心性能指标为 16Gbps 数据传输速率，这一数值直接决定了内存子系统在 AI 加速器、高性能计算场景下的带宽上限。

在工程实现层面，创意电子强调该 HBM4E IP 在信号完整性（Signal Integrity）与电源完整性（Power Integrity）两个维度进行了深度优化。随着传输速率突破 10Gbps 大关，信号衰减、串扰与电源噪声成为制约系统稳定性的关键因素，优化后的 IP 旨在降低这些因素对通信质量的影响，从而提升整体系统良率与可靠性。在封装兼容性方面，该 IP 原生支持台积电 CoWoS-S（Chip on Wafer on Substrate）、CoWoS-R 与 CoWoS-L 三种主流 2.5D 先进封装技术。CoWoS-S 通过硅中介层实现高密度互连，CoWoS-R 采用 RDL（重分布层）替代部分中介层以降低成本，CoWoS-L 则针对大尺寸芯片设计，三者覆盖了从高性能计算到成本敏感型应用的不同市场需求。

针对更加复杂紧凑的 3D 堆叠架构，创意电子同步推出了适配台积电 SoIC-X 技术的 face-up 版本 HBM4E IP。传统 HBM 封装多采用 die-to-die 或 2.5D 中介层互连，而 3D SoIC 架构允许将逻辑芯片与内存芯片进行垂直堆叠，极大缩短互连距离并提升带宽密度。该 face-up 版本特别集成了 TSV（硅通孔）结构，使信号与电源能够通过垂直通道在多层芯片间传输。TSV 作为 3D 封装的核心互连技术，需在硅片上制作大量微米级孔洞并填充金属以实现电气连接，创意电子在 IP 层面原生支持 TSV 设计，意味着客户在布局 3D SoIC 架构时，无需在控制器与物理层进行额外的适配开发，可直接利用该 IP 建立完整的垂直连接路径，降低设计复杂度与验证风险。

影响分析

对于中文 AI 芯片设计公司与算力基础设施开发者而言，获得基于 N2P 制程且已获客户验证的 HBM4E IP，将直接降低自研高性能 AI ASIC 在内存接口设计上的技术门槛与时间成本。16Gbps 速率与 2nm 制程的组合意味着更高的算力密度与能效比，对追求极致性能的 AI 加速器具有实际价值。创意电子提供对 CoWoS 系列与 SoIC-X 的双支持策略，使设计团队能够灵活选择 2.5D 或 3D 封装方案，不必因 IP 兼容性而限制架构选型。从行业竞争角度看，成熟的 HBM4E IP 供应可能加速下一代 AI 芯片迭代节奏，促使芯片设计方更早地将资源投入算子优化与系统集成，而非底层接口研发。

适用边界

上述结论基于创意电子已发布的 N2P 制程 HBM4E IP 及其封装支持特性，若客户采用非台积电 N2P 制程或自研其他代际 HBM 标准（如 HBM3E 或 HBM5），则需另行评估 IP 适用性。CoWoS 与 SoIC-X 封装依赖台积电代工产能，在相关封装产能受限或采用替代封装技术的场景中，该 IP 的完整价值无法实现。

孤本观察

创意电子同步推出 face-up 与 TSV 原生支持的 SoIC-X 变体，这一设计策略表明 HBM4E IP 的竞争焦点正从单一速率指标转向与 3D 堆叠封装的深度融合。编辑认为，内存 IP 与先进封装的协同设计将成为下一阶段 AI 芯片性能竞争的关键差异点。

来源：IT之家